不是所有DDR3都可以用FLY BY拓撲

前不久小a設計了一塊單板，單板很簡單，上面有乙個主控晶元拖著2片ddr3顆粒，客戶也沒有任何要求，就說按照常規佈線即可。小a也覺得這個設計很簡單，憑著自己好幾年的設計經驗那還不是小菜一碟、信手拈來之事，所以也沒有太多顧慮，三下五除二就完工了，ddr3佈線，常規還不就是用

fly_by

拓撲，走線簡單又省空間，哈哈，等著拿獎金吧。最近板子進入除錯階段，ddr3系統卻死活執行不到額定頻率，還老是宕機，但是降頻又能正常工作，各種辦法用盡也無濟於事，客戶只好又來找小a，懷疑是不是

pcb板設計

有問題，小a此時也摸不著頭腦，這麼簡單的板子怎麼可能有問題呢，自己都是按照公司設計規範來做的啊，如果有問題那不是規範有問題？所以小a在束手無策的情況下也就只好找到我們制定規範的si工程師了。

聽了小a的描述，ddr3執行不到額定頻率，但降頻卻工作正常，第一反應是時序問題，肯定是什麼影響到了ddr3的時序。小a也算是經驗較豐富的設計人員了，對於等長、線間距及電源設計等注意事項應該是爛熟於心的，而且公司也會不定期的培訓，查板後也排除了這些問題，板子見如下圖一所示。

圖一、fly_by拓撲

看來要檢視晶元手冊了，開啟晶元功能規範手冊，直接找到ddr控制器部分，下面這句話真是亮瞎了我的24k鈦合金火眼金睛：

問題找到了，原來這個主控晶元不支援讀寫平衡功能，既然不支援讀寫平衡功能，那麼這個設計就不能使用fly_by的拓撲結構，這確實是典型的疏忽大意。

由於無法修改主控晶元內部的引數，也不想降頻使用，看來只能使用t型拓撲改版了，可惜啊，小a的疏忽大意差點釀成了大錯，還好客戶只是前期的小批量測試版本。

各位看官，看到這裡您會不會覺得其實設計也不是這麼容易的事？稍不留神就有可能陰溝裡翻船？所以我們要不斷學習，豐富自己的經驗，降低出錯率。