- 在電路中包含環路(輸出直接反饋到輸入)的是時序電路，而不是組合電路。
- 組合邏輯沒有環路和競爭。
- 特定值輸入到組合邏輯中，輸出將在傳輸延遲內穩定為乙個正確的值，但是，包含環路的時序電路存在不良的競爭和不穩定的動作。
- 為了避免這些問題，設計師們在環路中插入暫存器以斷開環路，將電路變成了組合邏輯電路和暫存器的組合。
暫存器中包含系統的狀態，這些狀態僅僅在時鐘沿到達時發生改變，所以狀態同步於(synchronized)時鐘訊號。
如果時鐘足夠慢，在下乙個時鐘沿到達時之前輸入到暫存器的訊號都可以穩定下來，所有的競爭都被消除。
介面邏輯設計
之前寫dds那部分時，對於spi介面琢磨了好久，當然了，首先想得到的狀態機，控制dds輸出的資料送至後端da。將整個資料傳輸過程分解成四個狀態 idle wr start wr data stop，根據事件猝發每個狀態的跳轉，例如idle wr start的跳轉條件是out en 1,這種設計思想是...
業務邏輯設計
1.action設計 shfwpgdzlbdmanager.copy mannager裡面的相應方法 shfwpgdzlbd.getbdtpid 傳入的引數從哪獲取，型別應和mannager的方法需要的引數型別相同 2.manager設計 設計之前宣告物件 private shfwpgdzlbdda...
分頁邏輯設計
分頁，是每乙個開發者必然會面臨的乙個問題。由於資料量大，不可能全部載入出來放置記憶體中，然後在頁面展示。這種方式的優點 1 簡單明瞭，邏輯清晰。2 實時查詢，資料準確。缺點 io次數太多，每次查詢都要請求兩次sql。增加db壓力 db資源很稀缺，而且每次查詢總記錄數是一次全表掃瞄，進行的是表級鎖 優...