verilog for 語句例項

2021-07-09 13:35:11 字數 2086 閱讀 3525

1.1要求:實現8位資料低4位左移到高4位

1.2**:

module  move(result,in,res,clk);

input [3:0] in;

input clk,res;

output [7:0] result;

reg [7:0] result;

integer i;

always@(clk or in or res)

begin

if(res=0)//res=0,則復位

begin

result[7:0]=0;

in[3:0]=0;

end

else begin

result[7:4]=0;

result[3:0]=in;

for(i=4, i<=7, i=i+1)

begin

result[i]=result[i-4];

end

result[3:0]=0;

end

end

endmodule

2.1.要求:在乙個時鐘週期內用for語句實現計算出13路脈衝訊號為高電平的個數(verilog數字系統設計與fpga實現 p48)

2.2**:

module content(clk,res,datain,mun);

input clk,res;

input[12:0] datain;

output [3:0] mun;

wire [3:0] mun;

reg[3:0] i;

reg [3:0] mun1;

always@(posedge clk)

begin

if (res=0)

mun1=0;

else

begin

for(i=0; i<13; i=i+1)

begin

if( datain[i] )

mun1=mun1+1;

end

end

end

assign mun=mun1;

endmodule

這一段**的乙個可以學習的地方是,輸出mun使用線型,而內部另外使用乙個mun1作暫存器,最後mun1輸出給mun。

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