跨時鐘域的暫存器訪問

在verilog中，如果對於乙個暫存器可能同時有兩個時鐘clk對其進行操作，為了防止讀寫衝突，需要做如下簡單處理

clk_f( fast時鐘)和clk_s(slow時鐘)

clk_s對暫存器time_cnt進行寫操作，

clk_f對暫存器time_cnt進行讀操作，

所以當clk_f邊沿讀取time_cnt的值得時候，time_cnt可能正是clk_s對暫存器寫的時候，從而造成clk_f讀錯誤

如下處理

reg time_cnt1,time_cnt2;

always @(posedge clk_f)

begin

time_cnt1<=time_cnt;

time_cnt2<=time_cnt;

endalways @(posedge clk_f)

if(time_cnt1==time_cnt2)

time_cnt_f<=time_cnt1;

else

time_cnt_f

<=time_cnt_f;

time_cnt_f為最終讀取的時間值

跨時鐘域的暫存器訪問

在verilog中，如果對於乙個暫存器可能同時有兩個時鐘clk對其進行操作，為了防止讀寫衝突，需要做如下簡單處理 clk f fast時鐘 和clk s slow時鐘 clk s對暫存器time cnt進行寫操作，clk f對暫存器time cnt進行讀操作，所以當clk f邊沿讀取time cnt...

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