週報 FPGA(浩子)

2021-06-27 04:24:59 字數 950 閱讀 7833

暱稱: 日期:2023年11

月14日—2023年11

月21日

本週已完成任務:

1.完成一周verilog的7個例項的理解

2完成了4位計數器的實驗(存在問題:計數器溢位時不會歸零而是直接跳到了2).

下週計畫:                1.《**大全》盡量每天能看個30分鐘

2.堅持一周理解7個verilog的例項

3.睡前看下verilog語言鞏固下(覺得睡前的10~30分鐘,自己基本上在閉目發呆)

關鍵技術點說明:  下面是我4位計數器的程式:

module count4(out,reset,clk);

output[3:0] out;

input reset,clk;

reg[3:0] out;

always @(posedge clk)begin

if (!reset) out <= 0;

else out <= out+1;

end

endmodule

還沒想明白為什麼在記數值達到15之後,再來個時鐘訊號溢位時記數值直接跳到2了而不是0

後台組賈浩琛週報(2020 12 21 27)

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