axi4-stream協議是一種用來連線需要交換資料的兩個部件的標準介面，它可以用於連線乙個產生資料的主機和乙個接受資料的從機。當然它也可以用於連線多個主機和從機。該協議支援多種資料流使用相同共享匯流排集合，允許構建類似於路由、寬窄匯流排、窄寬匯流排等更為普遍的互聯。axi4-stream介面的訊號線定義如圖1所示[1]。比較重要的訊號線有：
aclk為時鐘線，所有訊號都在aclk上公升沿被取樣；
aresetn為復位線，低電平有效；
tvalid為主機資料同步線，為高表示主機準備好傳送資料；
tready為從機資料同步線，為高表示從機準備好接收資料；這兩根線完成了主機與從機的握手訊號，一旦二者都變高有效，資料傳輸開始。
tdata為資料線，主機傳送，從機接收。
tkeep為主機資料有效指示，為高代表對應的位元組為有效位元組，否則表示傳送的為空位元組。
tlast為主機最後乙個字指示，下一clk資料將無效，tvalid將變低。
tid，tdest，tuser均為多機通訊時的訊號，這裡不涉及，不予考慮。
axi-dma：實現從ps記憶體到pl高速傳輸高速通道axi-hp到axi-stream的轉換；
axi-fifo-mm2s：實現從ps記憶體到pl通用傳輸通道axi-gp到axi-stream的轉換；
axi-datamover：實現從ps記憶體到pl高速傳輸高速通道axi-hp到axi-stream的轉換，只不過這次是完全由pl控制的，ps是完全被動的；
除了上面的還有乙個axi-cdmaip核，這個是由pl完成的將資料從記憶體的乙個位置搬移到另乙個位置，無需cpu來插手。這個和我們這裡用的stream沒有關係，所以不表。
這裡要和大家說明白一點，就是axi匯流排和介面的區別。匯流排是一種標準化介面，由資料線、位址線、控制線等構成，具有一定的強制性。介面是其物理實現，即在硬體上的分配。在zynq中，支援axi-lite，axi4和axi-stream三種匯流排，但ps與pl之間的介面卻只支援前兩種，axi-stream只能在pl中實現，不能直接和ps相連，必須通過axi-lite或axi4轉接。ps與pl之間的物理介面有9個，包括4個axi-gp介面和4個axi-hp介面、1個axi-acp介面，均為記憶體對映型axi介面。
上面的ip是完成匯流排協議轉換，如果需要做某些處理（如變換、迭代、訓練……），則需要生成乙個自定義stream型別ip，與上面的stream介面連線起來，實現資料輸入輸出。使用者的功能在自定義stream型別ip中實現。
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