下面給出乙個基於阻塞賦值和非阻塞賦值的多級觸發器級聯例項，要求將輸
入資料延遲 3 個時鐘週期再輸出，並給出對應的 rtl 級結構圖和**結果。
（1）基於 d觸發器的阻塞賦值語句**如下：
module pipeb1 (q3, d, clk);
output [7:0] q3;
input [7:0] d;
input clk;
reg [7:0] q3, q2, q1;
always @(posedge clk) begin
q1 = d;
q2 = q1;
q3 = q2;
end
endmodule
上述**綜合後能得到所期望的邏輯電路嗎? 答案是否定的， 根據阻塞賦值語句的執行
過程可以得到執行後的結果是 q1 = d；q2 = d。實際只會綜合出乙個暫存器，如圖 8-33 所示，
並列出下面的警告資訊，而不是所期望的三個。其中的主要原因就是採用了阻塞賦值，首先
將 d 的值賦給 q1，再將q1 的值賦給q2，依次到q3，但是 q1、q2、q3 的值在賦值前其數值
已經全部被修改為當前時刻的 d 值，因此上述語句等效於 q3=d，這和圖 8-33 所示的 rtl 結
構是一致的。
（2） 如何才能得到所需要的電路呢？如果把 always 塊中的兩個賦值語句的次序顛倒後
再進行分析：先把 q2 的值賦於 q3、再把 q1 的值賦於 q2，最後把 d 賦於q1。這樣在先賦值
再修改，可以使得 q2，q3 的值都不再是 d 的當前值。修改後的**如下所列。
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