1.為什麼要high-k。
隨著cmos電路線寬的不斷縮小，電晶體的乙個關鍵指標：柵氧厚度也要不斷縮小。以intel為例90nm時代實際應用的柵氧厚度最低達到了1.2nm，45nm時代更是需要低至1nm以下的柵氧厚度。
不過柵氧厚度是不能無限縮小的，因為薄到2nm以下的sio2層不再是理想的絕緣體，會出現明顯的隧穿洩漏，而且將隨厚度減小指數級上公升，1nm以下洩漏就會大到無法接受的程度。所以intel在45nm啟用high-k。其他企業則將在32nm或28nm階段啟用high-k技術。
high-k工藝就是使用高介電常數的物質替代sio2作為柵介電層。intel採用的hfo2介電常數為25，相比sio2的4高了6倍左右，所以同樣電壓同樣電場強度，介電層厚度可以大6倍，這樣就大大減小了柵洩漏。
2.為什麼hkmg會聯絡在一起
hk就是high-k柵介電層技術，而mg指的是metal gate--金屬柵極技術，兩者本來沒有必然的聯絡。不過使用high-k的電晶體柵電場可以更強，如果繼續使用多晶矽柵極，柵極耗盡問題會更麻煩。另外柵介電層已經用了新材料，柵極同步改用新材料的難度也略小一些。所以兩者聯合是順理成章的事情。
3.gate first和gate last
現在cmos積體電路製造用的是叫「矽柵自對準」工藝。就是先形成柵介電層和柵電極，然後進行源漏極的離子摻雜。因為柵極結構阻擋了離子向溝道區的擴散，所以摻雜等於自動和矽柵對齊的。
這樣的步驟還有後面的啟用步驟，退火步驟都是高溫步驟。這些工序都是必需的。金屬柵極經過這樣的步驟可能發生劇烈反應和變化，為解決這問題，就是在離子參雜等步驟中還是按矽柵來，高溫步驟結束後再刻蝕掉多晶矽柵極，再用合適的金屬填充。這就是gate-last的意思。這就多了幾步重要步驟，特別是金屬填充，這麼小的尺度的孔隙進行填充效率很低，提高速度的話質量就很難控制。而且線寬越小越麻煩。
不過雖然gate-last代價很大，很長時間以來人們都認為是hkmg必須的。ibm則是繼續研發，找到了不必在製造時付出gate-last的代價的方案。比如intel採用的柵介電材料是氧化鉿，所以底介面層，hk層，頂介面層，金屬柵極層次分明。而ibm採用的介電材料是矽酸鉿----成分是矽，氧和鉿三種元素，與周圍的矽和氧化矽發生反應的話結果仍然是矽，氧化矽，矽酸鉿，與特定的柵極材料匹配，高溫時候仍然是熱動力學穩定的。另外gate first所謂的mg,其實只是柵介電層上薄薄一層高熔點金屬----gate first仍然需要多晶矽柵極來實現「矽柵自對準」的其他工序。
4.gate first與gate last各自的優缺點
gate last的柵極甚至部分柵介電層避開了高溫步驟，所以材料選擇非常寬鬆，可以考慮高效能的材料。而且gate last的hkmg不影響其他生產步驟，所以就效能而言，gate last將很理想。當然其代價也是很大的，步驟多而嚴苛，所以其成本將會較高。
gate first從根本上來說目的就是為了降低成本，所以其優點不言而喻。不過它的代價也如影隨形---雖然節省了加工步驟，但是其技術難度反而更高。另外由於柵極和柵介質要經過高溫步驟，所以材料選擇和控制也有很大限制，效能也會受一些影響。
5.閾值控制與zil
high-k介質能增加柵介電層厚度，降低柵洩漏，不過其高介電常數必然引來另乙個問題，那就是溝道載流子遷移率下降的問題，或者說會導致閾值抬高，而這將導致mos管的效能大大降低。要解決這問題，就需要在溝道和柵介電層之間另下功夫。以intel為例，他們在hfo2 high-k層與溝道之間保留了一層sio2介電層，這樣與溝道接觸的一面是介電常數不到4的sio2，遷移率下降的問題就不存在了。
不過保留這層介面層就會有另乙個問題---high-k本來就是為了解決sio2介電層不能繼續減薄的問題。一般認為22nm階段柵介電層等效厚度（eot）要縮小到大約0.6nm。而sio2層據說最小可以減薄到0.3nm。hfo2層最多只能有0.3*6=1.8nm厚，換句話說它也將出現不小的洩漏---high-k的意義何在？所以介面層在22nm時代就將是難以接受的了，取消介面層或者用另外的形式實現是必須的。
6.intel與ibm/amd各自hkmg的細節
intel 45nm工藝的詳細情況可以參考我以前的一篇文章http://blog.zol.com.cn/1402/article_1401099.html。就目前所知，其32nm工藝基本延續45nm工藝的思路，除了線寬，明顯的區別就是加入了浸入式光刻，而這與hkmg關係不大。
ibm/amd至今還沒有32nm的實際產品。只能靠流傳的資訊來推測。
首先是柵極材料，如上面所說，因為繼續使用矽柵自對準技術，其柵極主體仍然是高摻雜的多晶矽和金屬矽化物，只在介電層上沉積了一層金屬。可以預計其電阻要比intel的後填充柵極材料略高，即柵極材料效能略差。
介電層也與intel不同，ibm採用的是矽酸鉿。不過嚴格來說並不準確，因為這層介電層其實是由hf,o,si三種元素組成的無定形材料，並非化學意義上的矽酸鉿--僅僅是元素相同，三者比例也未必與化學式一致。因為gate first工藝柵介電層要經過高溫步驟，矽酸鉿相對而言是熱動力學穩定的--個人估計ibm在溝道表面沉積的是鉿和氧，所謂矽酸鉿應該正是高溫工藝的結果。雖然ibm實現zil更方便，不過要更早面對溝道載流子遷移率下降問題。
有人會問：從這兩點看，ibm的gate first柵極和柵介電層材料效能豈不是都略遜intel的gate last？可是你的文章http://blog.pchome.net/article/284884.html裡不是認為ibm公布的32nm效能反比intel的更強？
要注意ibm使用的是soi工藝。其溝道的洩漏特性略強於體矽工藝，所以ibm可以適當減小柵極電場強度，所以一般採用更厚的柵氧層，32nm也不例外。其閾值控制的方式也與體矽工藝大不相同。所以對體矽工藝不利的一些狀況對於soi工藝則未必有影響，甚至反而有好處。也就是說gate first配合soi可以起到不遜於gate last配合體矽的效果。
7.為什麼tsmc等企業偏向於gate last。
看了上一段就很容易明白，ibm和gf堅持gate first很正常，因為他們的高效能工藝都是基於soi的，而他們的體矽工藝則往往面向低功耗產品，對效能要求不高。而tsmc等企業則是體矽為主，雖然gate first能簡化工藝，不過其技術難度並不低，況且效能也很可能有折扣，他們傾向於gate last也是很自然的。
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