一些verilog書上說assign用在連續型賦值的
下面是功能相同但寫法不同的兩段**：
第一段a
module assign_test_a (
clk,
lhold,
lholda
);input clk;
input lhold;
output lholda;
reg lholda;
always @(posedge clk)
if (lhold)
lholda<=lhold;
else
lholda<=0;
endmodule
第二段b
module assign_test_b (
clk,
lhold,
lholda
);input clk;
input lhold;
output lholda;
reg lholda_r;
always @(posedge clk)
if (lhold)
lholda_r<=lhold;
else
lholda_r<=0;
assign lholda=lholda_r;
endmodule
第一段a分析
第二段b的分析
quartus rtl圖
加入assign風格的綜合結果
xillinx rtl圖
分析：1． 從**角度來看。 a是直接把內部reg訊號做為輸出，因此相對外部來說，外部訊號引腳lholda沒有選擇的連線到reg輸出訊號。 這裡其實暗含了用根導線直接把reg的輸出與lholda連線起來。因此b**就是把這個暗含的明顯化。因此他們的rtl沒有多大區別。
2． 從實用角度來說，這裡的意義比較大。當內部有多個訊號需要輸出，可是輸出引腳只有乙個，那麼這時就可以進行選擇。如下：
assign lholda= (條件)? (lholda_ra): lholda_rb; 可以巢狀使用。
或者在這種情況下也非常有用。
lholda 與 內部的reg輸出lholda_ra, lholda_rb，….， 存在邏輯函式關係。
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