vhdl
程式的基本結構 例
是計數器程式結構模板。由這個抽象的程式可以歸納出
vhdl
程式的基本結構。 【例
】計數器程式結構模板
library ieee;
use ieee.std_logic_1164.all;
entity entity_name is
port (
signal _data_input_name
：in integer range 0 to _count_value;
signal_clk_input_name
：in std_logic; 實體
signal_clm_input_name
：in std_logic;
埠說明
signal_ena_input_name
：in std_logic;
signal_ld_input_name
：in std_logic;
signal_count_output_name
：out integer range 0 to _
count_value; )
end entity_name;
architecture counter of
_entity_name is
signal_count_signal_name
：integer range0to _count_value;
begin
process (_clk_input_name,_clrn_input_name)--
敏感變數表
begin
if _clrn_input_name = '0'then
_count_signal_name <= 0;
elsif (_clk_input_name'event and _clk_input_name = '1')then
if _ld_input_name = '1' then
結構體_count_signal_name <= _data_input_name; 程序
else
if _ena_input_name = '1' then
_count_signal_name <= _count_signal_name + 1;
else
_count_signal_name <= _count_signal_name;
end if;
end if;
end if;
end process;
_count_output_name <= _count_signal_name;
end counter; 由例
可以看出，
vhdl
程式由兩部分組成：第
1部分為實體說明，第
2部分為結構體。
vhdl
程式結構更抽象、更基本、更簡練的表示如圖
1所示。
設計實體用關鍵字
entity
來標識，結構體由
architecture
來標識。系統設計中的實體提供該設計系統的公共資訊，結構體定義了各個模組內的操作特性。乙個設計實體必須包含乙個結構體或含有多個結構體。乙個電子系統的設計模型如圖
1.2所示。
圖1vhdl
程式基礎
程式的基本結構
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WML程式的基本結構
該基本結構可以分為以下幾個關鍵部分 1 宣告。wml程式由許多deck組成，對於每乙個deck，在其文件開頭必須進行xml的宣告和文件型別doctype的宣告。xml宣告總是在檔案的第一行，注意前面最好不要有空格或者換行 緊跟著是doctype宣告，注意宣告時字母的大小寫不要搞亂 3 標籤。該標籤用...
Flask 程式的基本結構
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