verilog HDL 的阻塞和非阻塞語句分析

在fpga設計中完全透視verilog hdl 的阻塞和非阻塞語句，是個人在verilog hdl運用中的一些心得體會。

阻塞和非阻塞語句作為verilog hdl語言的最大難點之一，一直困擾著fpga設計者，即使是乙個頗富經驗的設計工程師，也很容易在這個點上犯下一些不必要的錯誤。阻塞和非阻塞可以說是血脈相連，但是又有著本質的差別。理解不清或運用不當，都往往會導致設計工程達不到預期的效果，而其中的錯誤又很隱晦。下面我給大家談談阻塞和非阻塞語句的本質區別和在fpga設計中的不同運用。

阻塞語句

顧名思義，即本條語句具有影響下一條語句的作用，在同乙個程序always中，一條阻塞賦值語句的執行是立刻影響著下條語句的執**況和結果。如果該條語句沒有執行完，那麼下條語句不可能進入執行狀態的，因此，從字面層上理解，該條語句阻塞了下面語句的執行。阻塞語句最能體現verilog hdl和c語言之間的血緣關係，比如，在時鐘沿觸發的always程序裡，若先執行b=c，再執行a=b，那麼本質上，在乙個時鐘沿觸發裡面，a=c成立，即是說，不要b變數，直接在程序裡賦值a=c，結果是一樣的。這和c語言中b=c,a=b性質相同。

非阻塞語句

非阻塞語句應該來說，更能體現硬體電路的特點。這正是非阻塞語句廣泛應用於時序邏輯電路的原因。接上面的例子，如果在乙個時鐘沿觸發的always程序裡面，b<=c,a<=b那麼就不可能直接在程序裡面賦值a<=c.因為c的值要經過兩個時鐘延遲才傳到a裡面，即c若從0變為1，那麼要經過兩個clk上公升沿才傳到a，a的值才從0變為1。兩次賦值正是體現了兩個時鐘延遲的特點。這種特點即是非阻塞語句非阻塞的的原因導致的，就是說，a<=b,不會因為b<=c沒有執行完畢而不執行，只要時鐘觸發程序，那麼a<=b,b<=c同時執行。所以，如果c為1，b為0，a為1的話，那麼在在非阻塞語句的程序裡面，乙個時鐘沿到來，由於他們之間是同時執行的，所以把c的1賦給了b，把b的0賦給了a，但是在阻塞語句裡面，c的1先給了b，然後b把新賦值的1又給了a，那麼a在乙個時鐘之後即變成了1。（在一次觸發程序裡，無論是阻塞和非阻塞語句，每條語句只能執行一次）

所以從上面的介紹裡面，可以看出，阻塞語句是順序執行的，而非阻塞語句是同時執行的，那麼，如何在設計裡面運用好阻塞語句和非阻塞語句呢，總體上來講，遵循大體原則：阻塞語句運用在組合邏輯電路設計裡面，非阻塞語句運用在時序邏輯電路設計裡面。但是一般來講，乙個設計往往包含著組合邏輯和時序邏輯。可以再細分為以下幾個情況，並可以用阻塞語句和非阻塞語句不同的設計來區別討論它們之間的優缺點，進一步理解清楚。。。。。。（

最直觀的說法就是如下**一下：觀察out1~out4的變化，就明白了！

`timescale 1ns/100ps

module test1();

reg clk;

reg sigin;

reg out1;

reg out2;

reg out3;

reg out4;

//assign #10 out3 = sigin;

always #10 clk=~clk;

always #70 sigin = ~sigin;

initial

begin

sigin = 1'b0;

clk= 1'b0;

out1 =1'b0;

out2 =1'b0;

endalways @(sigin)

begin

$display("%d",$time);

out1<=sigin;

out2<= out1;

out3 = sigin;

out4 = out3;

$display("%d",$time);

endendmodule

＃1：當為時序邏輯建模，使用「非阻塞賦值」。

＃2：當為鎖存器（latch）建模，使用「非阻塞賦值」。

＃3：當用always塊為組合邏輯建模，使用「阻塞賦值」

＃4：當在同乙個always塊裡面既為組合邏輯又為時序邏輯建模，使用「非阻塞賦值」。

＃5：不要在同乙個always塊裡面混合使用「阻塞賦值」和「非阻塞賦值」。

＃6：不要在兩個或兩個以上always塊裡面對同乙個變數進行賦值。

＃7：使用$strobe以顯示已被「非阻塞賦值」的值。

＃8：不要使用＃0延遲的賦值。

verilog HDL 的阻塞和非阻塞語句分析

Verilog HDL 阻塞 非阻塞用法

verilog HDL 的阻塞和非阻塞語句分析

阻塞和非阻塞

相關推薦

Verilog HDL 阻塞非阻塞用法