LVDS訊號介紹

lvds：low voltage differential signaling，低電壓差分訊號。

lvds傳輸支援速率一般在155mbps（大約為77mhz）以上。

lvds是一種低擺幅的差分訊號技術，它使得訊號能在差分pcb線對或平衡電纜上以幾百mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低雜訊和低功耗。

ieee在兩個標準中對lvds訊號進行了定義。ansi/tia/eia-644中，推薦最大速率為655mbps，理論極限速率為1.923mbps。

1.1 lvds訊號傳輸組成

圖1 lvds訊號傳輸組成圖

lvds訊號傳輸一般由三部分組成：差分訊號傳送器，差分訊號互聯器，差分訊號接收器。

差分訊號傳送器：將非平衡傳輸的ttl訊號轉換成平衡傳輸的lvds訊號。通常由乙個ic來完成，如：ds90c031

差分訊號接收器：將平衡傳輸的lvds訊號轉換成非平衡傳輸的ttl訊號。通常由乙個ic來完成，如：ds90c032

差分訊號互聯器：包括聯接線（電纜或者pcb走線），終端匹配電阻。按照ieee規定，電阻為100歐。我們通常選擇為100，120歐。

1.2 lvds訊號電平特性

lvds物理介面使用1.2v偏置電壓作為基準，提供大約400mv擺幅。

lvds驅動器由乙個驅動差分線對的電流源組成（通常電流為3.5ma），lvds接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100ω　的匹配電阻，並在接收器的輸入端產生大約350mv 的電壓。

電流源為恆流特性，終端電阻在100――120歐姆之間，則電壓擺動幅度為：3.5ma * 100 = 350mv ；3.5ma * 120 = 420mv 。

下圖為lvds與pecl（光收發器使用的電平）電平變化。

自己總結的：lvds的差分訊號是載在1.2v直流電平的幅度400mv的差分訊號，接收器判斷電平的標準，in+-in->0,認為邏輯1高電平，in+-in-<0,認為邏輯0低電平

圖2 lvds與pecl電平圖示

由邏輯「0」電平變化到邏輯「1」電平是需要時間的。

由於lvds訊號物理電平變化在0。85――1。55v之間，其由邏輯「0」電平到邏輯「1」電平變化的時間比ttl電平要快得多，所以lvds更適合用來傳輸高速變化訊號。其低壓特點，功耗也低。

採用低壓技術適應高速變化訊號，在微電子設計中的例子很多，如：fpga晶元的核心供電電壓為2。5v或1.8v；pc機的cpu核心電壓，piii800eb為1.8v；資料傳輸領域中很多功能晶元都採用低電壓技術。

1.3 差分訊號抗噪特性

從差分訊號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時，

在傳送側，可以形象理解為：

in=in+-in-

在接收側，可以理解為：

in+-in-=out

所以：

out=in

在實際線路傳輸中，線路存在干擾，並且同時出現在差分線對上，

在傳送側，仍然是：

in=in+-in-

線路傳輸干擾同時存在於差分對上，假設干擾為q，則接收則：

(in++q)-(in--q)=in+-in-=out

所以：out=in

雜訊被抑止掉。

上述可以形象理解差分方式抑止雜訊的能力。在實際晶元中，是在雜訊容限內，採用「比較」及「量化」來處理的。

lvds接收器可以承受至少±1v的驅動器與接收器之間的地的電壓變化。由於lvds驅動器典型的偏置電壓為+1.2v，地的電壓變化、驅動器偏置電壓以及輕度耦合到的雜訊之和，在接收器的輸入端相對於接收器的地是共模電壓。這個共模範圍是：+0.2v～+2.2v。建議接收器的輸入電壓範圍為：0v～+2.4v。

抑止共模雜訊是ds（差分訊號）的共同特性，如rs485,rs422電平，採用差分平衡傳輸，由於其電平幅度大，更不容易受干擾，適合工業現場不太惡劣環境下通訊。