[日期：2008-12-5]
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0引言在數字移動通訊系統的設計過程中，經常採用跳頻方法來提高通訊系統的抗干擾、抗多徑衰落能力。但這要求快速跳頻系統中的超快速跳頻pll能夠在幾十微秒(μs)內穩定到所要求的相位和頻率。為達到這個要求，可採用"桌球"體系結構。但這種結構需要兩個頻率合成器。其中當乙個頻率合成器作為lo工作時．另乙個頻率合成器的作用是鎖定下一步要求的頻率。而現在。也可以用乙個快鎖晶元來實現。美國adi公司生產的adf4193快速開關頻率合成器就是採用乙個pll的快鎖晶元。它能滿足"桌球"結構的切換指標，故可用在無線發射機和接收機的上變頻和下變頻電路的lo電路中。
1 adf4193的特點和pll工作原理
adf4193是基於小數分頻的快鎖晶元。該晶元的主要特點如下：
◇具有快速調整的小數-n鎖相環結構；
◇可用單片鎖相環代替開關式合成器；
◇可在gsm頻帶內實現5μs跳頻，並可在20μs內使相位穩定；
◇2 ghz輸出時具有0.5級的相位誤差；
◇可程式設計輸出相位；
◇射頻輸入範圍可達3.5 ghz；
◇帶有3線序列介面；
◇晶元內建低雜訊差動放大器；
◇其相位雜訊靈敏度可達-216 dbc／hz。
adf4193主要是基於"桌球"體系結構的跳頻原理。adf4193的工作原理如圖1所示，圖中，vco的作用是提供乙個參考頻率fx，fx經過預分頻r得到鑑相器輸入端的參考頻率，圖1中的環路濾波器的作用是濾除鑑相器輸出訊號的高頻成分和雜訊，並將鑑相器的輸出電流轉化為電壓送到vco的輸入端。以控制vco的輸出頻率。同時將vco輸出頻率經過n分頻後反饋給鑑相器。鑑相器的作用是對反饋頻率和參考鑑相頻率進行比較，當鑑相器兩個輸入訊號的相位同步(且fvco／n＝fr)時，vco的輸出頻率就是要鎖定的頻率。
式中，分頻數n既可是整數，也可是小數。
2分頻器對pll的指標影響
2.1相位雜訊
一般情況下，分頻器的分頻比n對pll的有關指標的影響比較大。這裡主要介紹其對相位雜訊、鎖定時間的影響。 影響相噪的因素通常有分頻比、鑑相頻率、pll固有底噪和閉環傳遞函式等。其近端帶內相噪的大小可用下式表示：
式中，pn／hz表示pll的固有底噪，n為分頻比，fcomp為鑑相比較頻率；
從(2)式可以看出，在通帶內，相噪主要由鑑相器決定，當鑒相頻率fcomp增大一倍時，對應值減小一半，輸出頻率保持不變，其相噪可改善了3 db。所以，為了減小通帶內的相噪，設計時應該盡量使用分頻比比較小的pll。
2.2鎖定時間
鎖定時間和閉環頻寬有很大關係，環路頻寬越大，鎖定時間越短，環路頻寬越小，鎖定時間越長。對於2階環，其鎖定時間t∝1／ωξ(其中ω為環路頻寬，ξ為阻尼係數)。所以，一般情況下，可以通過改變環路頻寬的值來改變鎖定時間。
對於整數分頻來說，環路頻寬的選取最多只能是參考頻fr的1／10。所以，僅靠環路頻寬來改變鎖定時間的方法有其很大的侷限性。
對於小數分頻，環路頻寬的選取基本上和參考頻率fr的關係很小，小數分頻的參考頻率可以選的很大，如adf4193的fr可選為13 mhz。如果1／10按來計算，環路頻寬可以寬到1.3 mhz，所以小數分頻的環路頻寬的選取幾乎可以不考fr。
雖然環路頻寬越寬，鎖定時間越短，但是，也不能把環路頻寬設定的特別大，因為環路頻寬越大，濾波效果越差，這樣，pll輸出頻率的底噪就越高。
在環路鎖定的情況下，參考時鐘和再生時鐘通常都存在固定的相位差，若將相差假設為△t，則其相位誤差計算公式如下：
其中：vtune是vco或vcxo的調諧端電壓，單位v；ipump_out為鑑相器的輸出鑑相電流，單位ma；fcomp表示鑑相頻率，單位khz；zvco是vco或vcxo的輸入阻抗，單位歐姆。
由式(3)此可以看出，要使參考時鐘和再生時鐘的相位差盡量小，起主要作用因素的是系統的鑑相頻率和振盪器的輸入阻抗要足夠大。△t的範圍與鎖定是密切相關的。大多數的pll晶元都要求在鎖定時刻，其連續3個或5個鑑相週期的絕對相位誤差要小於15 ns，否則即視為失鎖。具體選取3個還是5個鑑相週期，可通過相應的暫存器來設定。在鎖定期間，任一週期的相位誤差大於25 ns，即為失鎖。
一般情況下，環路頻寬、鎖定時間和相位雜訊會相互影響、相互制約。要獲得較短的鎖定時間，就需要較大的環路頻寬，但也會引入更多的雜訊，因而有可能導致相位雜訊的惡化。同樣，如果需要良好的相位雜訊，則環路頻寬就要變窄，此時的鎖定時間就會增加。如果想在不改變環路頻寬的情況下改善相位雜訊，根據公式(2)，可在分頻器ⅳ和鑑相頻率fcomp做一些改善。
3 fpga對adf4193的配置過程
通過verilog語言進行程式設計，可用fpga來實現對adf4193的配置。adf4193中有八個暫存器，通過對這八個暫存器的配置，可以使 adf4193進入正常工作狀態。adf4193有乙個3線序列介面，這三個介面分別為le、clk、data。資料可在時鐘的上公升延從adf4193的 3線序列介面輸入到24-bit的輸入移位暫存器，高位元組在前。在使能訊號le的上公升延，移位暫存器的資料將被鎖入到8個暫存器r0～r7的其中之一。具體寫給哪個暫存器，可由移位暫存器的24-bit最低位的三個控制位元c3、c2、c1來決定。
按照一定的方式將初始化配置資料傳送到adf4193對應的暫存器，即可實現adf4193的初始化。圖2所示是用邏輯分析儀抓到的配置圖。
圖2給出了adf4193的17步配置過程。其中暫存器r0和r2的值決定了鎖相環的輸出頻率。圖2中，在配置完前兩個暫存器後，還需要等待 10ms的時間，以便環路濾波器的電容能夠放電。通過這樣的配置可以將adf4193配置在任何乙個需要的頻率上。需要說明的是，只有當初始化過程穩定，才可以進行跳頻操作。否則，adf4193將無法進行正常的跳頻功能。
對應圖2，即可得到第乙個被配置的暫存器的配置時序，其具體的時序圖如圖3所示。
從圖3可見，給乙個暫存器配置資料可通過le訊號進行控制。在le為低電平時。恰好有24個時鐘週期卡在le的前乙個下降延和後乙個上公升延之內。從資料的後三位可以看出，這次配的暫存器是r5。其它暫存器的配置過程為此相同。
4 pll指標的測量
4.1相噪的測量
利用儀表的相噪模板可對adf4193的輸出相噪進行測量。其測量結果如圖4所示。
從圖4可以看到，freq offset在：100 hz、1khz、10 khz、100 khz和1 mhz處都可以達到很好的指標。
4.2鎖定時間的測量
為了節約成本，可以採用adi公司提供的ad8302並結合示波器對鎖定時間進行測量，基於ad8302的測量原理結構如圖5所示。
實際使用證明，adf4193的鎖定時間可以達到所需要的指標。此外，採用fpga來實現對adf4193的配置，其過程相對比較簡單且易實現，而同時效能也能得到保證。
5結束語
由adf4193的配置時序可以看出，adf4193是一款易配置和使用的晶元，使用它可以簡化設計複雜度，縮短專案除錯週期。從測量的相位雜訊和鎖定時間的結果可以看出：adf4193具有很好的效能指標，而且穩定性比較好。adf4193的最主要的優點是可以簡單的實現跳頻，它不再需要使用"桌球切換"電路，因而可縮短系統的切換時間，以在時隙的保護時間內實現頻率切換。事實證明，adf4193比"桌球切換"電路更能簡化電路，減少成本，同時可節省pcb的布板面積。很適合在通訊系統中使用。
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