由於cpu的處理速度和儲存器的資料訪問速度之間有著巨大的差異，而且隨著硬體技術的發展，這個差異還會逐步加大。cpu的設計者在cpu和儲存器之間設計了快取記憶體，有的分開了指令快取（i-cache)和資料快取（d-cache)。有的沒有區分，稱為統一快取。最靠近cpu的快取稱為1級快取l1，在l1和主存之間還有二級快取l2,有的系統還設有3級快取l3。這些快取記憶體具有極高的資料訪問速度，只需要1，2個時鐘週期，接近暫存器的速度，但是由於晶元密度很高，這些資源畢竟是有限的，對於piii xeon的cpu，只有32kl1（16k i-cache,16k d-cache).還有512kl2（晶元外，統一快取）。
如果我們程式對快取記憶體的命中率很高，程式的執行速度會大大提高，要求程式元編寫出對快取記憶體友好的程式。區域性性原理在計算機系統和其他一些現實案例中應用非常廣範，主要是劃分為：時間區域性性（剛剛訪問過的資料可能很快又會被訪問）和空間區域性性（訪問的資料所在的連續位址空間內的資料很可能繼續被訪問）。
這裡有個例子：
int test（）
int test1（）
測試結果是:test1顯著慢於test要慢5倍以上，隨著陣列維數的增大差距擴大更厲害。
在上面2個例子中，for迴圈中的i，j，還有sum變數都有良好的時間區域性性。
test有良好的空間區域性性性，因為是按照儲存順序來訪問陣列的，test1就沒有，訪問是雜亂的。
cpu的cache組織結構是：組--->行--->塊。每次填入cache時是一次性填入連續的塊大小的資料。
關於快取記憶體的內容比較多，上面只是個簡單的示例，在矩陣乘法中，這個特性體現的更加明顯。
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