微控制器應用產品設計經驗---抗干擾篇
微控制器應用產品設計經驗---抗干擾篇1
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如何提高電子產品的
抗干擾能力和電磁相容性
在研製帶處理器的電子產品時，如何提高抗干擾能力和電磁相容性？
1、 下面的一些系統要特別注意抗電磁干擾：
(1) 微控制器時鐘頻率特別高，匯流排週期特別快的系統。
(2) 系統含有大功率，大電流驅動電路，如產生火花的繼電器，大電流開關等。
(3) 含微弱模擬訊號電路以及高精度a/d變換電路的系統。
2、 為增加系統的抗電磁干擾能力採取如下措施：
(1) 選用頻率低的微控制器：
選用外時鐘頻率低的微控制器可以有效降低雜訊和提高系統的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發射出成為雜訊源，微控制器產生的最有影響的高頻雜訊大約是時鐘頻率的3倍。
(2) 減小訊號傳輸中的畸變
微控制器主要採用高速cmos技術製造。訊號輸入端靜態輸入電流在1ma左右，輸入電容10pf左右，輸入阻抗相當高，高速cmos電路的輸出端都有相當的帶載能力，即相當大的輸出值，將乙個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起訊號畸變，增加系統雜訊。當tpd＞tr時，就成了乙個傳輸線問題，必須考慮訊號反射，阻抗匹配等問題。
訊號在印製板上的延遲時間與引線的特性阻抗有關，即與印製線路板材料的介電常數有關。可以粗略地認為，訊號在印製板引線的傳輸速度，約為光速的1/3到1/2之間。微控制器構成的系統中常用邏輯**元件的tr（標準延遲時間）為3到18ns之間。
在印製線路板上，訊號通過乙個7w的電阻和一段25cm長的引線，線上延遲時間大致在4~20ns之間。也就是說，訊號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數目也應盡量少，最好不多於2個。
當訊號的上公升時間快於訊號延遲時間，就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配，對於一塊印刷線路板上的整合塊之間的訊號傳輸，要避免出現td＞trd的情況，印刷線路板越大系統的速度就越不能太快。
用以下結論歸納印刷線路板設計的乙個規則：
訊號在印刷板上傳輸，其延遲時間不應大於所用器件的標稱延遲時間。
(3) 減小訊號線間的交叉干擾：
a點乙個上公升時間為tr的階躍訊號通過引線ab傳向b端。訊號在ab線上的延遲時間是td。在d點，由於a點訊號的向前傳輸，到達b點後的訊號反射和ab線的延遲，td時間以後會感應出乙個寬度為tr的頁脈衝訊號。在c點，由於ab上訊號的傳輸與反射，會感應出乙個寬度為訊號在ab線上的延遲時間的兩倍，即2td的正脈衝訊號。這就是訊號間的交叉干擾。干擾訊號的強度與c點訊號的di/at有關，與線間距離有關。當兩訊號線不是很長時，ab上看到的實際是兩個脈衝的迭加。
cmos工藝製造的微控制由輸入阻抗高，雜訊高，雜訊容限也很高，數位電路是迭加100~200mv雜訊並不影響其工作。若圖中ab線是一模擬訊號，這種干擾就變為不能容忍。如印刷線路板為四層板，其中有一層是大面積的地，或雙面板，訊號線的反面是大面積的地時，這種訊號間的交叉干擾就會變小。原因是，大面積的地減小了訊號線的特性阻抗，訊號在d端的反射大為減小。特性阻抗與訊號線到地間的介質的介電常數的平方成反比，與介質厚度的自然對數成正比。若ab線為一模擬訊號，要避免數位電路訊號線cd對ab的干擾，ab線下方要有大面積的地，ab線到cd線的距離要大於ab線與地距離的2~3倍。可用區域性遮蔽地，在有引結的一面引線左右兩側布以地線。
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(4) 減小來自電源的雜訊
電源在向系統提供能源的同時，也將其雜訊加到所供電的電源上。電路中微控制器的復位線，中斷線，以及其它一些控制線最容易受外界雜訊的干擾。電網上的強干擾通過電源進入電路，即使電池供電的系統，電池本身也有高頻雜訊。模擬電路中的模擬訊號更經受不住來自電源的干擾。
(5) 注意印刷線板與元器件的高頻特性
在高頻情況下，印刷線路板上的引線，過孔，電阻、電容、接外掛程式的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻產生對高頻訊號的反射，引線的分布電容會起作用，當長度大於雜訊頻率相應波長的1/20時，就產生天線效應，雜訊通過引線向外發射。
印刷線路板的過孔大約引起0.6pf的電容。
乙個積體電路本身的封裝材料引入2~6pf電容。
乙個線路板上的接外掛程式，有520nh的分布電感。乙個雙列直扦的24引腳積體電路扦座，引入4~18nh的分布電感。
這些小的分布引數對於這行較低頻率下的微控制器系統中是可以忽略不計的；而對於高速系統必須予以特別注意。
(6) 元件布置要合理分割槽
元件在印刷線路板上排列的位置要充分考慮抗電磁干擾問題，原則之一是各部件之間的引線要盡量短。在布局上，要把模擬訊號部分，高速數位電路部分，雜訊源部分（如繼電器，大電流開關等）這三部分合理地分開，使相互間的訊號耦合為最小。
g 處理好接地線
印刷電路板上，電源線和地線最重要。克服電磁干擾，最主要的手段就是接地。
對於雙面板，地線布置特別講究，通過採用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源乙個接點，地乙個接點。印刷線路板上，要有多個返回地線，這些都會聚到回電源的那個接點上，就是所謂單點接地。所謂模擬地、數字地、大功率器件地開分，是指佈線分開，而最後都匯集到這個接地點上來。與印刷線路板以外的訊號相連時，通常採用遮蔽電纜。對於高頻和數碼訊號，遮蔽電纜兩端都接地。低頻模擬訊號用的遮蔽電纜，一端接地為好。
對雜訊和干擾非常敏感的電路或高頻雜訊特別嚴重的電路應該用金屬罩遮蔽起來。
(7) 用好去耦電容。
好的高頻去耦電容可以去除高到1ghz的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時，每個積體電路的電源，地之間都要加乙個去耦電容。去耦電容有兩個作用：一方面是本積體電路的蓄能電容，提供和吸收該積體電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻雜訊。數位電路中典型的去耦電容為0.1uf的去耦電容有5nh分布電感，它的並行共振頻率大約在7mhz左右，也就是說對於10mhz以下的雜訊有較好的去耦作用，對40mhz以上的雜訊幾乎不起作用。
1uf，10uf電容，並行共振頻率在20mhz以上，去除高頻率雜訊的效果要好一些。在電源進入印刷板的地方和乙個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
每10片左右的積體電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。
去耦電容值的選取並不嚴格，可按c=1/f計算；即10mhz取0.1uf，對微控制器構成的系統，取0.1~0.01uf之間都可以。
[分享]微控制器應用產品設計經驗---抗干擾篇3
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降低雜訊與電磁干擾的一些經驗。
(1) 能用低速晶元就不用高速的，高速晶元用在關鍵地方。
(2) 可用串乙個電阻的辦法，降低控制電路上下沿跳變速率。
(3) 盡量為繼電器等提供某種形式的阻尼。
(4) 使用滿足系統要求的最低頻率時鐘。
(5) 時鐘產生器盡量靠近到用該時鐘的器件。石英晶體振盪器外殼要接地。
(6) 用地線將時鐘區圈起來，時鐘線盡量短。
(7) i/o驅動電路盡量靠近印刷板邊，讓其盡快離開印刷板。對進入印製板的訊號要加濾波，從高雜訊區來的訊號也要加濾波，同時用串終端電阻的辦法，減小訊號反射。
(8) mcd無用端要接高，或接地，或定義成輸出端，積體電路上該接電源地的端都要接，不要懸空。
(9) 閒置不用的閘電路輸入端不要懸空，閒置不用的運放正輸入端接地，負輸入端接輸出端。
(10) 印製板盡量使用45折線而不用90折線佈線以減小高頻訊號對外的發射與耦合。
(11) 印製板按頻率和電流開關特性分割槽，雜訊元件與非雜訊元件要距離再遠一些。
(12) 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源，地的容生電感。
(13) 時鐘、匯流排、片選訊號要遠離i/o線和接外掛程式。
(14) 模擬電壓輸入線、參考電壓端要盡量遠離數位電路訊號線，特別是時鐘。
(15) 對a/d類器件，數字部分與模擬部分寧可統一下也不要交叉。
(16) 時鐘線垂直於i/o線比平行i/o線干擾小，時鐘元件引腳遠離i/o電纜。
(17) 元件引腳盡量短，去耦電容引腳盡量短。
(18) 關鍵的線要盡量粗，並在兩邊加上保護地。高速線要短要直。
(19) 對雜訊敏感的線不要與大電流，高速開關線平行。
(20) 石英晶體下面以及對雜訊敏感的器件下面不要走線。
(21) 弱訊號電路，低頻電路周圍不要形成電流環路。
(22) 任何訊號都不要形成環路，如不可避免，讓環路區盡量小。
(23) 每個積體電路乙個去耦電容。每個電解電容邊上都要加乙個小的高頻旁路電容。
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。
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